![Cadence Concept-HDL&Allegro原理图与电路板设计](https://wfqqreader-1252317822.image.myqcloud.com/cover/863/653863/b_653863.jpg)
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5.3 相对传输延迟
(1)创建匹配组,选择Net→Routing→Relative Propagation Delay工作表,如图5-3-1所示。
(2)在Objects栏下,单击左键选择网络AEN、MRD和MWR,如图5-3-2所示。
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0077-02.jpg?sign=1739332352-laIeFLiAK4iMQyfkeqeZNBeHm2fHEh7i-0-85e46f2aaa581e7d15cab28a0d78a65b)
图5-3-1 约束管理器
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0077-03.jpg?sign=1739332352-1LhHypYdjZoArLTzVsSR1KQvMY4nMwRW-0-20a92aaa7093a78cea14eed12a90f537)
图5-3-2 选择AEN、MRD和MWR
(3)选择Objects→Create→Matched Group命令,打开Create Match Group对话框,将Match Group命名为match1,并单击OK按钮,如图5-3-3所示。
(4)在Objects栏里选择MATCH1组,Type栏显示了MGrp(匹配组),如图5-3-4所示。
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0077-04.jpg?sign=1739332352-EGNjIRWWLeAFZmT7YL5gBO0oLojLbrds-0-145689dfdc70f63f36f9ad179328cea5)
图5-3-3 Create Match Group对话框
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0077-05.jpg?sign=1739332352-SILHub8MURJ2mkqzW85sDag6LLo1IME0-0-9f255f216f6e6879f25dc69ab03e8d52)
图5-3-4 MATCH1组
(5)定义相对延迟,在MATCH1中的Delta:Toleranc区域输入150mil,如图5-3-5所示。
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0078-01.jpg?sign=1739332352-eEDQPCZtKnYFU2pJRtip322OMNSAIG0j-0-a9dc3f53fef13c70d1709c368ec6e4d6)
图5-3-5 设置MATCH1的Toleranc区域
引脚延迟属性,允许在传输延迟和差分对相位检查中计算额外的延迟,此属性代表的是内部封装的延迟。Pin Pairs约束的是封装引脚到封装引脚。Pin Delay属性代表的是封装引脚到Die Pad的距离,另外一个作用是代表距离子板上连接器的引脚延迟值。SPB15.2提供这个选项在元件库中定义封装延迟和在约束管理器中查看其值,用匹配Die Pad到Die Pad的延迟来代替引脚延迟。
(6)选择File→Save命令,保存设置。